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本文提出一种64位加法器的结构.二进制数加法是微处理器最基本的和常用到的操作.加法器的设计实现直接影响着微处理器的性能.并行前缀加法器是加快二进制数加法的通用技术，这种方法执行组间位是否产生和传播进位的逻辑功能.拟用的64位加法器提供了典型用于高性能应用需求的全面的解决方法.通过对几种经典的并行前缀加法器和改进的加法器的比较，可以给出并行前缀加法器在功耗，晶体管数目和结点数目的不同的输出序列.Xilinx的EDA工具ISE将被用于仿真并行前缀加法器这一设计，为设计初期并行加法器结构和算法的选择提供了依据.