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本文基于超深亚微米级芯片设计工程中遇到的问题，提出了一种通过时序驱动来优化扫描链连接顺序的算法，用以实现低测试开销的目的。经实验证明，该算法实现的测试电路与常规布局布线工具自带的扫描链重定序算法实现的测试电路相比，具有布局布线资源开销小、平均测试功耗低等优点。
时序驱动的低功耗扫描链重定序算法
【摘 要】
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本文基于超深亚微米级芯片设计工程中遇到的问题，提出了一种通过时序驱动来优化扫描链连接顺序的算法，用以实现低测试开销的目的。经实验证明，该算法实现的测试电路与常规布
【机 构】
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国防科技大学计算机学院 长沙410073
【出 处】
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第十七届计算机工程与工艺年会暨第三届微处理器技术论坛
【发表日期】
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2013年期
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