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高速Serdes总线技术处于数据通信发展的前沿,其性能影响并限制PCI Express物理层的实现.本文在分析PCI Express协议的基础上,针对实现PCI Express协议中物理层 的2.5G Serdes开展研究,并对Serdes的关键模块——时钟恢复电路,提出一种符合实际电路的验证方案.基于HSPICE的仿真结果表明,对符合PCI Express协议在数据抖动±300ppm的最坏情况下,验证方案通过比对50000bits的数据测试CDR工作正常.