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本文介绍了一种基于FPGA的动态可调时钟设计方法:动态PLL.动态PLL使用频率反馈系统确保多个时钟同步,使用模拟电荷泵技术精确控制时钟的频率和相移.全局时钟网络技术可以消除各个模块间的时钟歪斜.用户可以通过DRP(动态重配置端口)对时钟进行实时大范围分频、倍频和相位移动,使用非常稳定可靠.文章还给出一个应用实例的设计原理图及逻辑仿真波形图.