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采用CPLD设计数字锁相环能增加集成度及灵活性.本文提出一种用单片CPLD实现数字锁相环的VHDL设计方法,给出关键模块的VHDL描述,并分析其误差.
基于CPLD的数字锁相环的VHDL设计
【摘 要】
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采用CPLD设计数字锁相环能增加集成度及灵活性.本文提出一种用单片CPLD实现数字锁相环的VHDL设计方法,给出关键模块的VHDL描述,并分析其误差.
【机 构】
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武汉大学电信学院华中科技大学工程计算与仿真研究所
【出 处】
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中国航空学会信号与信息处理专业全国第七届学术会议
【发表日期】
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2003年10期
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