论文部分内容阅读
本文给出了基于RLC模型的树形互连线50％延迟和判断信号完整性的估算公式.由于算法考虑到互连线电感的影响,具有与Elmore延迟相同的算法复杂度,算法的估算精度高于Elmore延迟,因此可以用于指导分析优化深亚微米集成电路设计.
基于RLC模型的树形互连线延迟和信号完整性分析
【摘 要】
：
本文给出了基于RLC模型的树形互连线50％延迟和判断信号完整性的估算公式.由于算法考虑到互连线电感的影响,具有与Elmore延迟相同的算法复杂度,算法的估算精度高于Elmore延迟,因此可以用于指导分析优化深亚微米集成电路设计.
【机 构】
：
无锡微电子科研中心,214035 江南大学,214035
【出 处】
：
第九届计算机工程与工艺全国学术年会
【发表日期】
：
2005年7期
其他文献
人工智能发展至今,专家系统仍是人工智能的一个重要分支,专家系统目前在很多领域都有广泛的应用.解析防火墙配置的问题很自然地由一个专家系统来解决,发现用逻辑叙述来表达知识在网络、防火墙和一般配置错误是很容易的.例如:用一个已存在的推理机,它就允许我们定义知识库的核心概念和关系.在这篇文章中,我们提出了一种解析防火墙规则的专家系统及其实现.
以专门用以在嵌入式系统中实现USB协议的芯片ISP1161与ARM微处理器S3C4510B相结合为实例,叙述了嵌入式系统中USB的设计与实现.介绍了ISP1161芯片的基本工作原理和开发系统的硬件设计方案,并给出了在嵌入式系统中USB的软件实现过程.
本文介绍了IntelItanium体系结构中的寄存器栈和寄存器栈引擎(RSE),Itanium采用编译器控制的栈寄存器分配技术以减少与程序调用相关的访存耗费,RSE根据栈寄存器使用情况自动地控制寄存器栈并实现寄存器和存储器间的数据传输.尽管RSE带来很多好处,但由寄存器栈溢出所引发的流水线停顿却严重影响着许多应用程序的总体执行时间和功耗.本文提出一种延迟分配的策略,尽量减少这种停顿.通过具体的分析
在现代超标量微处理器中,指令指针自加电路中需要多级加法电路.但指令指针自加电路的时间要求越短越好,这就给指令指针自加电路的设计带来了很大的挑战.本文对此问题提出了一种基于译码加法器的指令指针自加电路.分析表明:此电路具有很好的性能,可以满足指令指针自加电路的时间要求.
多级电路的快速实现一般由动静相间结合的多米诺电路方法实现,但动态电路的N型动态门是由一个下拉网络(PDN)与一个时钟控制的N管(Mc)串联组成,延时还是比较大,尤其是在多级级联的树型结构中.本文就针对此电路提出去掉此M.,加快速度,提高频率的改进方法,并详细讨论了因时钟变化引起的求值、预冲相同步及电路通路的解决方案,同时分析了在Han-Carlson多级级联的树型结构中这样的改进对频率有很大提高的
存储延迟对微处理器性能的影响越来越大,开发存储级并行(MLP,MemoryLevelParallelism)已经成为提高微处理器性能的关键,本文在深入研究显示并行指令计(EPIC)微处理器基本执行模式的基础上,从最大化隐藏存储延迟、提高MLP角度出发,提出了一种可以有效提高MLP的优化指令锁步执行模型--OLSM执行模型,并根据OLSM模型,建立了一种适合EPIC思想的层次存储结构.这种存储结构可
随着工艺水平的提高,片上全局互连成为限制芯片性能进一步提高的一大瓶颈.本文就片上全局互连的设计方法进行了研究,介绍了片上全局互连设计的技术背景及其面临的技术难点并综合介绍了片上全局互连设计在电路级设计中的几种设计优化方法,最后对于片上全局互连设计的发展方向和一些有待进一步研究的问题进行了探讨.
CAM是cache的低功耗瓶颈.本文研究了常用CAM单元的组织结构,提出了CAM单元的功耗估计模型,并针对其低功耗瓶颈提出一种新型的高速低功耗的CAM单元设计.该设计在满足性能的前提下使得4bank×4entry×161ine×24bit的CAM阵列平均功耗降低为原有功耗的74％.
HSTL电平标准是一种新兴的高速数据传输技术.结合实际应用的需要,本文给出了一对满足HSTL电平标堆的I/Obuffer的设计,并进行了版图实现.对电路进行了Hspice模拟,结果显示本文给出的设计达到了较高的性能.
随着设计尺寸和设计复杂度的不断增加,设计验证已经成为整个设计过程中的严重瓶颈,文章回顾了系统级验证的一些技术,针对我们设计的64位CPU系统级验证,设计了CPU系统级自动化验证平台.实践表明,该平台简化了验证流程,提高了验证效率.