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该文介绍了一种针对补码的部分积扩展符号位化简的方法及硬件实现，通过对１６位乘法器得设计，在速度略有提高下，使乘法器的门数降低１０℅，经仿真验证证明这种方法及硬件是可行的。
Booth编码乘法器中部分积符号位扩展方法及其硬件实现
【摘 要】
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该文介绍了一种针对补码的部分积扩展符号位化简的方法及硬件实现，通过对１６位乘法器得设计，在速度略有提高下，使乘法器的门数降低１０℅，经仿真验证证明这种方法及硬件是可行的。
【机 构】
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大学微电子所
【出 处】
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第十一届全国半导体集成电路、硅材料学术会议
【发表日期】
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1999年期
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