用VHDL语言对通信控制器的建模和模拟

来源 :第五届计算机工程与工艺学术年会 | 被引量 : 0次 | 上传用户：liongliong561

【摘要】

：

ＶＨＤＬ是一种用于电子系统设计全过程的形式化语言，它为电子系统的设计和模拟提供了极大的方便性。该文介绍了在ＣＡＤ软件包ＷｏｒｋｖｉｅｗＰｌｕｓ上，使用ＶＨＤＬ语言对一个通信控制器进行建模和模拟的方法。

【作者】

：

肖立权张民选

【机构】

：

科技大学计算机学院

【出处】

：

第五届计算机工程与工艺学术年会

【发表日期】

：

1997年期

【关键词】

：

语言对通信控制器建模电子系统形式化语言设计全过程模拟软件包方法

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