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在深亚微米(DSM)工艺中,时钟设计对芯片的功能和性能至关重要.有两种时间不确定因素(timing ucertainty)对同步时钟分布提出挑战,即时钟偏移(clock skew)和时钟抖动(clock jitter).时钟分布网络的设计能有效地减少这两个不确定因素的影响.文章给出了对时钟偏移和时钟抖动最基本的分析,并介绍了两种典型的时钟分布网络:H-tree和网格(grid).结论部分对几种微处理器中使用的时钟分布网络作了总结.