【摘 要】
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本文提出了一种自动验证标准单元库时序逻辑电路功能的方法。该方法将标准单元库数据包中与前端交互的Verilog功能描述文件作为时序电路的黄金功能模型(Golden Model),与最终
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本文提出了一种自动验证标准单元库时序逻辑电路功能的方法。该方法将标准单元库数据包中与前端交互的Verilog功能描述文件作为时序电路的黄金功能模型(Golden Model),与最终电路设计的时序逻辑电路的功能进行自动对照,从而验证后端电路的功能与前端设计功能要求一致。整个验证过程使用NC-Verilog,NanoSim混合仿真环境,以及Shell及Perl语言完成自动化的流程控制。实践表明,该方法可以有效降低标准单元库时序逻辑单元的功能验证时间,减少人工对照的出错率,加速工程进度。
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