【摘 要】
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多核DSP与DDR3互联是以多核DSP为核心的嵌入式系统的关键,本文针对八核DSP芯片TMS320C6678与DDR3的互联,提出了一种多核DSP与四片双面布局DDR3的互联设计,然后以IBIS模型为基
【机 构】
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北京航空航天大学计算机学院数字媒体北京市重点实验室 北京 100191
【出 处】
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全国抗恶劣环境计算机第二十四届学术年会
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多核DSP与DDR3互联是以多核DSP为核心的嵌入式系统的关键,本文针对八核DSP芯片TMS320C6678与DDR3的互联,提出了一种多核DSP与四片双面布局DDR3的互联设计,然后以IBIS模型为基础,设计了TMS320C6678与DDR3间差分信号和数据信号在紧凑布局下的信号完整性仿真,差分信号的仿真主要针对串扰带来的过冲影响,数据信号的仿真主要针对串扰带来的时序偏斜影响,通过这两个前仿真得到满足信号完整性要求的最紧密布局参数,以降低PCB设计的难度,保证PCB设计的有效完成.然后,通过PCB设计后仿真验证以上参数的合理性.最后,将本设计和参考设计进行对比,得出本设计在保证叠层设计不增加的前提下,TMS320C6678和DDR3互联在PCB上的面积占用节约了32％的结论,这对布局空间有限的PCB设计具有重要意义.
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