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该文试图用并发进程描述时序电路，用时态逻辑公式来刻画它的某些特性，借助ＳＴｅＰ演绎证明系统，证明了该电路具有时态逻辑公式所描术的特性，同时也说明了这一方法的可行性。
演译证明系统在ASIC设计中的应用
【摘 要】
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该文试图用并发进程描述时序电路，用时态逻辑公式来刻画它的某些特性，借助ＳＴｅＰ演绎证明系统，证明了该电路具有时态逻辑公式所描术的特性，同时也说明了这一方法的可行性。
【机 构】
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邮电学院计算机系
【出 处】
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第七届全国数字系统设计自动化学术会议暨协同设计研讨会
【发表日期】
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1997年期
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