【摘 要】
:
本文提出一种对工艺不敏感的自校正带隙基准技术,自校正技术提高了带隙基准的初始精度.由于工艺的变化,各元器件失配所造成的失调电压,被一个6位的寄存器修调阵列平均化,修调所需的码由电路自身产生.通过自校正,该带隙基准的3σ精度从±12.6%减少到±1.0%.该电路的功耗为43.5uW,面积为0.025mm2,采用标准的65nm IP6M CMOS工艺.
【机 构】
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电子科技大学,微电子与固体电子学院,成都610054
【出 处】
:
2013年全国博士生学术论坛——电子薄膜与集成器件
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本文提出一种对工艺不敏感的自校正带隙基准技术,自校正技术提高了带隙基准的初始精度.由于工艺的变化,各元器件失配所造成的失调电压,被一个6位的寄存器修调阵列平均化,修调所需的码由电路自身产生.通过自校正,该带隙基准的3σ精度从±12.6%减少到±1.0%.该电路的功耗为43.5uW,面积为0.025mm2,采用标准的65nm IP6M CMOS工艺.
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