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本文介绍了一种用于流水线结构模数转换器的数字电路设计。该数字电路包括时钟发生器和数字误差校正电路。其中,时钟发生器采用的是由两路延迟单元电路负反馈得到Nonoverlapping信号;数字误差校正电路采用流水线方式结构,校正为消除比较器失调误差所采用的冗余编码,以期降低误差操作。该数字电路在0.6μmCMOS工艺中能满足流水线结构模数转换器的时序要求.并在同步时钟的控制下对各级输出的数据进行逻辑运算,最终将输入的模拟信号转换成数字信号输出。