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本文研究了1/2码率约束长度为9的卷积码Viterbi译码器几个重要组成模块的结构及实现方式,对其中的分支度量计算单元(BMU),路径度量存储单元(PMU),进行了优化设计,减少了实现系统所占的资源。与传统译码器相比,该译码器最大的特点在于其PMU采用了一种同址写回(SAWB)的读写方式,至少节约一半的RAM资源,这对于RAM资源相对紧张的FPGA设计意义重大。