【摘 要】
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本文将流水线结构和可重构技术相结合来实现AES算法的IP核,达到了速度和面积折中实现。本文提出一种混合流水线结构实现AES算法的加懈密IP核,提高了数据吞吐量; 并根据有
【机 构】
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东南大学集成电路学院 南京 210096
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本文将流水线结构和可重构技术相结合来实现AES算法的IP核,达到了速度和面积折中实现。本文提出一种混合流水线结构实现AES算法的加懈密IP核,提高了数据吞吐量;
并根据有限域的性质,对AES算法轮变换的主要构件Sbox盒、ShiflRow和MixColunm进行优化,实现了其在加密和解密过程中结构的可重构,这样大大减少了组合逻辑电路的数目,使得整个IP核的面积得到了优化。
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