【摘 要】
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SOC测试中,需要对芯核设计包装电路,传统的串行包装方法增加了芯核的测试时间和测试功耗.研究表明,由于测试向量中存在着大量不确定位,所以测试向量中,有很多相邻扫描切片是可以重叠的.文章将提出一种并行包装方法,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试时间和测试功耗.为了进一步减少测试时间,文章还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,应用并行包装方法和测试
【机 构】
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中国科学院计算技术研究所信息网络室,北京,100080;中国科学院研究生院,北京,100039 S
【出 处】
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中国科学院计算技术研究所第八届计算机科学与技术研究生学术讨论会
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SOC测试中,需要对芯核设计包装电路,传统的串行包装方法增加了芯核的测试时间和测试功耗.研究表明,由于测试向量中存在着大量不确定位,所以测试向量中,有很多相邻扫描切片是可以重叠的.文章将提出一种并行包装方法,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试时间和测试功耗.为了进一步减少测试时间,文章还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,应用并行包装方法和测试向量切片划分及赋值算法,针对ITC 2002 基准SOC集中d695,能够取得2X 的测试时间减少和20X 的测试功耗减少.
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