随着微处理器性能的不断提升,嵌入式系统应用范围的不断扩大,日益增加的运算量和复杂度已经称为当前嵌入式设计的关键问题。在数字媒体、汽车电子、可移动电视以及智能手机等领域,复杂多变的应用需求使微处理器的运算能力面临着巨大的挑战。当前主要的加速机制包括多核处理器加速、专用集成电路(ASIC)加速、基于可配置处理器的定制指令加速、协处理器加速(如FPGA/DSP等)等。分析和研究各种加速机制的优缺点,为嵌入式系统加速机制的发展方向做一个有益的探索是本论文的写作目的。本学位论文围绕定制指令加速和协处理器加速两种机制的实现和验证工作展开研究,重点研究了可配置处理器的设计方法学,定制指令和协处理器的设计方法,两种加速机制的设计实现和加速性能比较,以及以处理器为中心的SOC验证方法等。?本论文的主要研究工作和创新点包括:(1)与项目组成员合作完成了“H.264视频解码芯片-VF1000”项目的设计和验证工作,负责可配置处理器的生成和定制指令的设计实现工作。基于多个可配置处理器核和硬件加速模块的SOC架构,实现了VGA分辨率30fps解码速度的视频编解码系统,成功地在多普达手机和惠普个人数字助理(PDA)上通过了测试。通过ARC公司的MetaWare软件编译调试集成环境分析算法瓶颈,并利用Architect2处理器配置工具生成配置CPU,集成设计的定制指令硬件描述来加速视频编解码系统。(2)研究了基于可配置处理器的设计方法学和可配置处理器的架构,对H.264视频编码标准的量化和变化算法进行了深入的研究。研究了基于可配置处理器的SOC设计方法学,提出了一种针可配置处理器的特性对当前的SOC设计方法学进行改进的方法。研究了影响处理器性能提升的因素,定制指令实现对提高可配置处理器性能的影响,采用优化调度算法和减少关键路径运算级数的方法,以定制指令方式实现了变换和反变换、量化和反量化算法。在联华电子(UMC)0.13μm工艺下实现,经JVT参考测试码流测试表明设计满足在200MHz主频下的实时处理速度,并将该设计方法成功运用于微软亚洲研究院(北京)的存储系统加速项目研究中。(3)与项目组成员合作完成了高性能浮点协处理器的设计和验证,主要负责协处理器的架构设计和功能验证工作。研究了基于SystemC的系统级建模方法,提出了一种综合SystemC,Verilog?HDL和VHDL等不同层次描述语言的快速系统模型设计方法,并设计实现了一种VFP‐A协处理器的抽象层模型。该浮点协处理器通过ARM协处理器接口与主处理器连接,兼容VFP11指令集。在乘法舍入方法的实现和寄存器堆的读写控制等方面均提出了新的实现方式。乘法舍入的实现通过将单精度和双精度的舍入实现算法相结合,并将乘法的部分积译码和部分积压缩紧密结合,从而构成高速流水线乘法器,使乘法运算的速度加快、代价更小。在寄存器堆的读写控制方面通过给三条流水线分配优先级,使优先级高的流水线先写寄存器堆,而优先级相对低的流水线先将要写入寄存器堆的数据写入缓冲队列。当缓冲队列中存在有效数据时先将缓冲队列中的数据写入到寄存器堆中,同时将流水线中的数据写入到缓冲队列中。如果有多条流水线要进行写操作,但缓冲队列中没有足够的空间进行存储,那么优先级低的流水线就要先停止工作,直到有缓冲空间可以使用的实现方案。该方案降低了寄存器堆的功耗和占用面积。该浮点协处理器在90nm CMOS工艺下最高时钟频率可以达到600MHz,实现了一款具有高性能和低成本的浮点协处理器。(4)对比研究了代码覆盖率驱动和功能覆盖率验证方法的优缺点,提出了一种将代码覆盖率和功能覆盖率两种覆盖率相结合来设计和完善测试用例,依据验证目的和精确需求来选择验证IP模型的验证方法。在验证前期的模块功能仿真验证阶段,基于白盒验证策略对各个模块进行接口时序和内部功能的验证,以代码覆盖率作为一个衡量验证程度的标准,通过分析覆盖率不断调整激励向量以提高功能验证效率。在集成验证阶段,采用总线功能模型代替硬件IP模块,屏蔽了模块内部具体的逻辑实现。在系统验证阶段,系统内模块的功能需要集成到验证的验证特性集合中,采用抽象级别较低的设计仿真模型(DSM),可以在时钟周期级(Cycle Accurate)来分析指令的执行时序,保证验证的精确性和灵活性。验证方案有效地提高了验证的效率,具有较高的灵活性和较好的移植性,验证IP的设计和选取方法具有通用性。