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在雷达系统中,雷达定时器是非常关键的组成部分。在数字信号处理技术快速发展的现今,雷达定时器也在普遍使用数字信号处理技术。而现场可编程门阵列(FPGA)在雷达定时器中的广泛应用,使得FPGA在雷达定时器中也占据了重要地位。利用具有可重配置特性的现场可编辑门阵列FPGA可以花费较少的时间开发出较大安全系数、较高稳定性的电子设备。在雷达定时器中应用FPGA的动态局部可重构技术,不但可以缩短设备的开发周期、保证系统的安全可靠性能,而且能提高雷达定时器设计输出脉冲的稳定性,其硬件在重新构建方面也有自身特点。该论文主要研究内容是通过对动态局部重构技术对FPGA设计重新配置,实现雷达定时设备的开发,其内容含有FPGA原理研究与流程开发,深入分析FPGA配置原理,研究分析了主流的FPGA动态重构设计方法,并深入分析雷达定时器的工作原理,提出一种基于动态自重构系统的实现雷达定时器的设计方案。在方案设计中,充分运用基于部分可重构方法的原理及设计思想,基于已有的逻辑层面之上,把设计程序进行进一步简化,使雷达定时器可实现局部动态再次构建。再其实现过程之中,把其当作主要研究主体,合理运用实例总结出来的设计方案用于雷达定时器开发,构建可依赖的模型动态局部体系,证实该方案的实用性。研究主要从以下几个方面展开:(1)本文首先调研了和论述了局部动态重构技术在雷达定时器上运用的背景和意义;(2)本文FPGA器件为主要研究对象,同时对基于SRAM的FPGA的设计过程、基本内部结构、逻辑结构、动态重构原理及数据配置过程进行了研究。(3)最后对在基于FPGA局部动态重构技术的雷达定时器进行了研究,并完成该构架下的设计方案。在该设计方案下,对局部重构的布局方式、重构过程中的时隙控制进行了研究,提出了解决方法。本课题的研究成果为FPGA重构技术在容错技术、雷达信号处理、数据分析、雷达波速调度等方案的应用打下一定基础,具有一定参考价值。