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随着无线通信技术的高速发展,通信系统对数据传输速率的要求也越来越高。45GHz的Q波段由于其低损耗、低功耗、大吞吐量特性而相比其他波段更适合于中远距离的信号传输,因而成为近几年高速传输领域研究的热点。随着IEEE 802.11.aj任务组工作的推进,关于45GHz频段的特性研究、应用测试及系统开发已日趋完善。高速系统的出现对高精度、高品质的高速时钟的要求已经显现。然而,当前多数关于45GHz的文章主要集中在系统级的应用,具体到CMOS级的电路研究尚少。研究与设计基于IEEE 802.11.aj协议,适用于45GHz Q波段信号传输的高速高精度锁相环对高速无线系统的发展有着重要意义。本文研究与设计的目标是:基于标准SMIC 0.13μm MS/RF 1P8M CMOS工艺,设计一款适用于45GHz Q波段的高速全集成锁相环。主要研究内容包括:锁相环环路设计与性能指标分析,锁相环高频模块设计方法与实现,锁相环电路分解与模块电路设计,锁相环版图实现及后仿验证。在环路指标确定与验证之后,本文对高速锁相环系统进行模块分解,分别进行高速和中低速电路的研究与设计。其中,针对SMIC 0.13μm MS/RF 1P8M CMOS工艺存在的工艺频率极限对本文锁相环电路关键模块设计带来的挑战,本文通过改进传统LC-VCO的谐振腔结构,有效的将VCO谐振频率提高了66%,保证了锁相环输出频率的指标要求。通过提取部分版图信息进行后仿,本文后仿条件下的锁相环输出中心频率为45GHz时,tt工艺角下的锁定时间为5.2μs,1MHz处的相位噪声为-88.21 dBc/Hz,功耗为35.7mW,FOM值为-230.3dB,面积为769×516μm2。tt工艺角下的锁定频率范围为44.6~45.6GHz,对应的VCO调谐频率为43.05~46.29GHz。