IP是指集成电路设计中所采用具有独立知识产权的可重用的功能模块，集成电路设计中利用IP资源可以缩短相应的设计周期，同时也可以提高一次流片成功的几率。尤其是在要求实现片上系统的场合，充分利用IP核可以使系统级芯片的功能更为强大。　　 在高性能数字系统中，锁相环被广泛用于产生高精度的片上时钟。但是随着低抖动、低噪声、高速度和宽调节范围的要求不断提高，使得锁相环的设计越来越困难。而且在当今的大规模数字系统中，工作状态的转换会产生严重的电源噪声和衬底噪声，这种噪声会对锁相环中的敏感模块(特别是VCO)产生干扰。　　 本文从锁相环的基本原理出发，阐述了锁相环的基本组成，线性模型和噪声性能，分析了各种噪声源对锁相环输出的影响，并详细推导出理想二阶电荷泵中VCO噪声所造成的PLL抖动的数学表达式。另外，本文在分析锁相环抖动成因的基础上，提出了一种时域抖动的仿真方法，用于确定锁相环的输出短期抖动和锁定检测容限。　　 本设计采用0.25um标准CMOS工艺，完成了一个64M～512MHz的锁相环硬IP核的系统设计和电路设计，功耗仅为12.9mW。在VCO有宽调节范围的前提下，同时使其具有线性的压控增益和非常低的电源灵敏度(14MHz/V)。在各种工艺角、温度以及供电电压条件下的仿真结果表明，在输入大于等于4MHz时，可以稳定输出512MHz的时钟频率。在有100mV电源噪声的条件下，该PLL的短期抖动峰峰值小于29pS，锁定检测容限为3.19nS。