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随着半导体制造技术和制造工艺的飞速发展,集成电路已进入基于IP复用的SoC时代,设计人员将越来越多的功能集成到SoC中,随着SoC的复杂度不断提升和设计规模不断增加,验证的难度也随之凸显出来,验证工作占据了SoC设计开发周期的50%~70%,已成为复杂SoC设计开发的瓶颈。由于验证贯穿于芯片开发的整个流程,因此采用合理、高效的验证方法和验证技术对待验证设计进行充分的验证变得越来越重要。脉冲多普勒(PD)雷达信号处理器作为雷达系统的核心组成部分,它具有参数可配置、结构复杂、处理数据量大的特点,PD雷达信号处理器包括数字下变频(DDC)模块、脉冲压缩(PC)模块和动目标检测(MTD)模块三个关键IP核,如何高效的对其进行全面验证成为一个难题。首先,本文对当前的SoC功能验证方法进行了研究,深入研究了软硬件协同验证方法及其可执行模型的处理器建模方式和IP模块建模方式。然后,依据PD雷达信号处理器的系统结构和需要验证的功能,结合Zynq系列开发板ARM+FPGA体系结构的优点,确定了本文软硬件协同验证平台的建模方式:采用实际处理器芯片方式完成处理器建模,采用FPGA原型完成IP模块建模。最后,根据验证平台建模方式,提出了基于Zynq的雷达信号处理器软硬件协同验证平台的层次化设计方案,并基于Zedboard开发板对验证平台的应用层、系统层、驱动层、硬件接口层、DUV层进行了实现,其中,应用层、系统层和驱动层基于Zedboard处理器系统部分实现,硬件接口层、DUV层基于Zedboard可编程逻辑部分实现。本验证平台为雷达信号处理器提供了一个易观测、层次化、高效率的验证环境。本论文使用搭建的软硬件协同验证平台对PD雷达信号处理器关键IP核和整体进行了功能验证。首先,将DDC模块添加到验证平台中并对其进行验证,DDC模块响应和其参考模型的标准结果相对误差为10-4数量级。然后,对PC模块和MTD模块分别进行了功能验证,不同点数配置模式下,PC模块和MTD模块响应和参考模型的标准结果相对误差均为10-4数量级。最后,为了验证关键IP核接口时序和整体功能是否满足要求,对不同参数配置下的PD雷达信号处理器关键IP核进行整体验证,整体响应和参考模型的标准结果的相对误差为10-4数量级,验证了PD雷达信号处理器功能的正确性。