【摘 要】
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本文基于物联网应用对低功耗芯片的迫切需求,设计实现了一个低功耗小数分频锁相环频率综合器。该系统包含自动频率控制电路,能够在Sub GHz频段下实现全自动锁定。本文首先介绍了锁相环系统架构,并建立了线性模型分析其传输特性,在此基础上分析了锁相环环路稳定性,并建立了噪声模型。然后设计了一个宽调谐范围的LC振荡器,它通过可变电容和电容阵列实现32条调谐曲线,并设计了自动增益控制模块补偿工作频率变化造成的
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本文基于物联网应用对低功耗芯片的迫切需求,设计实现了一个低功耗小数分频锁相环频率综合器。该系统包含自动频率控制电路,能够在Sub GHz频段下实现全自动锁定。本文首先介绍了锁相环系统架构,并建立了线性模型分析其传输特性,在此基础上分析了锁相环环路稳定性,并建立了噪声模型。然后设计了一个宽调谐范围的LC振荡器,它通过可变电容和电容阵列实现32条调谐曲线,并设计了自动增益控制模块补偿工作频率变化造成的谐振阻抗差异同时实现增益可调。此外,基于LC振荡器的噪声模型以及摆幅-电流特性,提出了以低功耗、低相位噪声为目标的优化设计方法。此外在锁相环频率综合器中设计了本振生成电路,该模块位于振荡器后,为收发机系统提供正交本振信号。它由高速分频器电路与高速缓冲器电路构成。对电流模逻辑以及CMOS两种最为常见的结构,从功耗和性能角度进行了对比分析。提出了不同工作频率下缓冲器电路的架构选择依据以及低功耗、小面积设计的优化方法。其次针对低功耗锁相环的设计需求,设计了低功耗电荷泵并针对其非理想特性进行了优化,采用三阶Delta Sigma调制器实现小数分频器,并设计了一个多模分频器与小数分频器模块互相适配。针对宽频带锁相环的工作特性设计了自动频率控制电路实现锁相环全自动锁定。最后提出了基于锁相环系统稳定性以及噪声传输特性的环路滤波器设计与参数优化方法。同时介绍了基于系统噪声特性的模块噪声优化方法。本文介绍了从架构选择、参数设计到性能优化的完整过程,并经过了流片验证。本设计在GSMC 0.13μm CMOS工艺下实现。测试结果如下,在1.2V的供电电压下,锁相环频率综合器包含缓冲器的总功耗为3.5m W。锁相环系统锁定在1.26GHz频率下时,相位噪声为-115d Bc/Hz@1MHz。芯片总面积为0.33mm~2。
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