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65 nm CMOS工艺作为一种先进的CMOS工艺在民用领域已经得到了较为广泛的应用,但业界对65 nm工艺节点MOS器件的经时介质击穿特性研究和寿命评估研究报道较少,尤其是复杂恶劣环境下的经时击穿特性研究。本文基于某工艺厂商65 nm CMOS工艺线针对经时击穿效应做了以下几个方面的研究。第一,搭建经时击穿效应的测试系统并进行调试;根据国内外对MOS器件经时击穿效应测试的相关标准以及经时击穿效应测试结构的设计要求,结合测试目标,制定了经时击穿的测试结构设计方案;基于某工艺厂商提供的65nm 1P9M工艺库,完成测试结构的版图设计,并交付工艺厂商流片。第二,基于成功流片的经时击穿测试结构,对经时击穿效应特性进行了研究,包括栅极电压极性、栅极电压大小、温度、栅氧化层面积、栅氧化层厚度以及辐射环境六种因素对经时击穿效应的影响。在栅极电压极性对经时击穿效应的影响研究中,设计试验验证了现有对不同极性的栅极电压下的经时击穿现象差异的解释,并提出了造成这种差异的另外一个因素:由于电子具有导热性,两种极性的栅极电压下的栅极电流大小不同导致了栅氧化层内部散热性差异,进而造成了击穿现象的差异;在栅极电压大小和温度与经时击穿时间的关系研究中发现,经时击穿时间与栅极电压大小和温度均呈指数关系;在栅氧化层面积与经时击穿时间的关系研究中,发现不同栅氧化层面积的试验样品的击穿时间的威布尔分布斜率几乎一致,符合泊松面积统计特性;在栅氧化层厚度与击穿时间的关系研究中,利用V模型对不同栅氧厚度的试验样品的TBDVG数据进行处理后发现,不同栅氧化层厚度的试验样品的试验数据在V模型中的电压加速系数不同,本文认为存在两种可能性:一是V模型的适用范围有限,不能同时兼容F-N隧穿机制和直接隧穿机制,二是缺陷产生速率与栅极电流隧穿机制有关;同时,在辐射环境对NMOS器件经时击穿效应的影响研究中发现,在测试结构处于unbias状态下时,“钴”源辐射对经时击穿效应无显著影响。第三,对比研究了在经时击穿效应可靠性评估中几种主要的电压加速模型,选用Power-law模型并结合温度加速模型对基于65 nm CMOS工艺制造的1.2V NMOS电容进行了可靠性评价。并解决了将负栅极电压下的试验数据外推至正栅极电压下的问题。结果显示其栅氧化层质量能满足工业标准的要求。