锁相环(PLL)和延时锁相环(DLL)采用的都是锁相技术,常用在时钟产生电路中。尤其是对时钟信号要求高的电路中,PLL或DLL是不可缺少的。DLL有PLL无法比拟的优点,尤其是DLL具有稳定性好、低抖动、快锁定。如今对于锁相环的设计,更侧重于高频率、高性能、低抖动、低功耗等性能方面的改良。基于压控延迟线的延时锁相环,因为其良好的性能也备受关注,它不仅可以实现将输出时钟信号与输入时钟信号相位等分,而且可以实现倍频输出,从而满足芯片内对不同时钟的需求。本论文主要是基于某公司0.13μm工艺设计了一种基于延时锁相环的时钟产生电路。延时锁相环主要由五个模块构成,分别是鉴频鉴相器、电荷泵、低通滤波器、压控延时线以及倍频电路。其中鉴频鉴相器PFD采用基于D触发器的新型结构,除了可以有效的防止死区的产生,还可使首先进入鉴频鉴相器PFD的输入时钟为反馈时钟,省去了参考时钟提前于反馈时钟的相位差比较过程,从而使鉴频鉴相器PFD鉴相变得简单不复杂;其中电荷泵CP除了有抗电荷注入效应和电荷共享效应的特点外,还增加了比较器结构,用来比较经过低通滤波器的输出电压值与标准电压的大小,比较器的结果控制选择电荷泵电流大小。这种结构可进一步提高延时锁相环的锁定速度;压控延时线VCDL主要采取推挽型延时单元结构,本论文将两个推挽型延时单元组成一个压控延时单元,可大大提高压控延时线的线性关系,以及减小上一级的过多延时或过少延时对下一级压控延时单元延时的影响;倍频电路采取的是沿组合电路,该结构的倍频电路简单。本论文设计的电路电源电压为1.2V,目标输入参考时钟为40MHz,输出为640MHz的高频时钟。并保证延时锁相环在2μs内完成锁相任务,同时满足功耗小于5mW,版图面积不超过500μm×350μm等性能。通过对延时锁相环电路进行前仿真、后仿真、工艺角仿真以及Monte Carlo仿真,结果满足设计要求。