逐次逼近型模数转换器(SARADC)具有面积小,功耗低的优点,同时具备中等分辨率和中等转换速率的特性,所以被广泛采用。随着CMOS器件特征尺寸不断缩小以及数据处理系统的低功耗小面积的发展需求,SARADC已经在中等转换速率的应用领域呈现出取代pipeline ADC的趋势。由于器件失配和寄生引起的误差,以及生产过程中的工艺偏差等非理想因素的存在,SARADC校准的研究具有重要的研究意义。本文设计一种10位10MHz自校准SARADC,主要的设计如下：1)采用单调开关和上极板采样的栅压自举开关结构来提高采样速率,降低开关的功耗开销；2)采用分段DAC电容结构,桥式电容值是单位电容值的整数倍,同时增加两个寄生补偿电容增强低位电容阵列与高位电容阵列之间的匹配,采用寄生补偿电容校准电容阵列的非线性误差,从而提高电容的匹配；降低芯片的面积和功耗的同时,提高SARADC的精度；3)比较器采用动态全差分比较器可以减小回馈噪声,从而提高SARADC的性能；4)模拟部分和数字部分均采用全定制版图设计,并对版图的寄生参数进行优化。基于SMIC 0.18 CMOS的工艺设计的10位10MHz自校准SARADC,在cadence平台上的后仿真结果为：供电电压为1.8V采样速度为10MS/S的情况下,SNDR为60.10dB,有效位达到9.8位以上,功耗为2.16mW。其中SARADC芯片面积为0.35*0.52mm2。校准后的有效位明显提高,芯片的面积和功耗也有明显下降,通过仿真验证了该优化方案。