随着SoC设计技术的发展，IP核复用成为SoC设计的主要发展趋势，也是SoC产品抢占市场强有力的保障。但目前的IP核发展速度却跟不上市场需求，这其中的主要原因是高质量可复用的IP核太少，国内的IP核设计技术欠缺，大多靠进口。根据CSIP对IP核市场调查显示接口IP核是所有类型IP核中需求量最大的一种。所以根据对现有IP核的调查研究和所参与的项目研究，开展了高性能可复用的接口IP核的设计研究。本文在对IP核的可复用设计方法进行研究的基础上，设计了一款高性能的可复用的接口IP核——UART。在实现UART的可复用设计中采用了：IP核的参数化设计方法；规范的Verilog编码方式进行RTL编码；采用同步设计和消除亚稳态方法增加设计的可靠性；遵循可复用接口设计标准，采用Wishbone总线接口设计，易于集成到SoC。在UART的功能设计中，除了具备传统UART的功能外，进行了如下改进和设计：摒弃传统小容量的同步FIFO缓冲模块采用256字节大容量的异步FIFO设计提高传输速率；成功设计了一款自适应波特率发生器，从而无需提前设定分频因子得到波特率时钟，避免了采用PLL带来的面积消耗问题，所设计的波特率发生器可以根据接收数据自适应产生所需的波特率时钟；对UART进行了功耗分析，提出了一种功耗管理模型，成功设计了一个功耗管理模块，有效减少了UART的不必要的功耗浪费。最后按照IP核的设计流程，完成了UART的所有模块的设计之后对其进行了验证和综合优化。用TCL语言编写面积和时序等约束脚本文件，用DC进行逻辑综合，并调用了PrimePower、Novas Verid等工具，对其进行功耗分析优化，力求达到最佳性能。对UART的验证包括用ModelSim进行功能仿真验证，用VCS进行门级仿真，用Formality进行等效性验证，以及用PrimeTime进行时序验证。