随着集成电路快速发展出现了各种各样的安全问题。基于此背景,物理不可克隆函数（Pyhsical Unclonable Function,PUF）应运而生。PUF是一种为物理实体提供唯一“指纹”或信任锚的硬件安全原语,来源于集成电路在制造过程中不可避免的随机工艺偏差。PUF超越了传统安全密钥需要存储的限制,具有不可克隆,防篡改和轻量级等众多优势,可应用于设备认证,秘钥生成及知识产权保护等硬件安全领域。FPGA作为集成电路领域的灵活应用平台,广泛应用于航空航天、医疗、工业控等领域,但同时也面临着各种安全威胁,而PUF可以为FPGA提供所需的安全防护和抵御攻击的能力。其中,仲裁器PUF作为众多PUF中典型的一种强PUF,因结构简单,拥有大量的激励响应对而备受关注。但是仲裁器PUF在FPGA上实现时还存在硬件资源开销大,需要依赖于严格的对称路径,易受机器学习的建模攻击等问题。论文基于上述提出的问题完成了如下工作:1.介绍了PUF的基本概念和原理,通过比较不同的加解密算法在集成电路领域上的优缺点,论述了PUF的优势和发展前景。同时,探究了PUF在集成电路领域的国内外研究现状。2.针对传统仲裁器PUF电路的设计方案存在硬件资源开销大的问题,论文在分析FPGA基本组成单元的基础上,提出了一种低开销仲裁器PUF电路的设计方案。该方案主要对仲裁器PUF电路的开关延迟模块进行了改进,由原来单纯的使用Slice中的查找表配置为二选一多路选择器的方法改进为将查找表配置为可编程延长线后与多路选择器进行级联的方法,提升了Slice的利用率。3.由于FPGA内部的Slice单元是二维矩阵分布的,导致仲裁器PUF电路在FPGA上布局布线时,上下两条延迟路径难以实现对称,最终使得输出响应存在较大的偏置。针对这一问题,论文在研究FPGA的布线资源和逻辑资源的基础上,采用了在仲裁器PUF电路的脉冲信号输入端加入触发器的设计方案,减少了脉冲信号输入端的电路延迟偏置,同时提出了一种调整电路和调整算法对仲裁器输入端的延迟电路进行补偿优化。除此之外,还使用了TCL脚本对仲裁器PUF电路中的延迟电路和调整电路进行布局布线的约束。通过上述对仲裁器PUF电路的延迟路径优化,提高了输出响应的均匀性和唯一性。4.根据仲裁器PUF的实现原理,完成了系统的整体框架设计,并使用Vivado设计套件完成了相关模块的设计。同时,对于仲裁器PUF易受机器学习的建模攻击的问题,采用了多模冗余电路增加PUF电路结构的复杂性,利用异或功能给PUF增加了非线性,以隐藏每个仲裁器PUF实际的响应,提高安全性能。5.基于FPGA-XC7Z020CLG400实现了改进后的仲裁器PUF电路,实验结果表明,该电路输出响应的均匀性为50.13%,唯一性为49.52%,可靠性为98.93%,三项性能指标均接近理想值。在硬件资源开销方面,相对于其他论文提出的方案具有一定优势。