随着集成工艺的不断发展,集成电路设计进入了以纳米为代表的SOC(System On Chip)时代。庞大的电路设计规模以及深亚微米条件下各种全新的工艺设计问题,都为集成电路的物理设计提出了新的挑战。如何改进物理设计的方法与流程,对于保证和提升芯片性能,缩短产品的开发周期都有着重要的产业意义和商业价值。本文基于具有自主知识产权的CK系列嵌入式CPU,提出了一种全新的半定制物理设计方法及流程。该流程将可重构的设计思想贯穿始终,通过引入一种新型的具有版图可重构特性的标准单元结构,将电路晶体管级的优化与调整融入整个芯片的物理设计流程中。方法创新的将一种基于图论的电路拓扑分解算法引入对电路网表的简化过程中,分离出可实施调整的目标电路。并在对目标电路进行晶体管调整的过程中,将连线延时及窜扰延时的变化考虑在内,从而获得连线延时与单元延时之间的平衡优化解决方案。相比传统方法,该方法在实现对电路性能优化的同时,极大的降低了对芯片实施晶体管级调整的难度与复杂度,并保证了设计流程的收敛与迭代次数。另一方面,本文提出了一种新型的可重构的延时可控网络驱动器结构(DCCB),并提出了基于这一结构对时钟树网络进行调整优化的算法。该算法通过DCCB将有益时钟偏差有效的引入电路,直接针对电路版图进行时钟树调整,实现时钟周期的优化。试验数据表明,此方法对时钟周期的优化相比传统方法高出10%-17%。最后,本文对CPU中的一类重要的数据存储单元SRAM的自定制设计进行了初步的研究,详细讨论了SRAM单元的建库技术及时序信息库提取的具体方法。