随着集成电路工艺技术和设计方法的提高，集成电路的规模越来越大，使得原来要由多个芯片才可以实现的复杂系统被集成在单个芯片上成为可能。在这种背景下，系统芯片(SoC, Systerm-on-Chip)应运而生。然而，测试数据量的膨胀、测试功耗的上升和测试访问的复杂性，使得测试成本大幅上升，SoC测试面临着很大的挑战，测试资源划分技术(TRP)是主要的测试优化技术，包括测试数据压缩(TDC)、可测性设计(DFT)和测试调度技术。本学位论文基于国内外对TRP技术的研究，以优化SoC测试性能为目的，展开了相关的研究工作。主要贡献包括：(1)提出一种芯核测试模式重组技术，保证高压缩率的同时降低测试功耗。(2)提出多芯核测试数据共享与测试调度技术，实现多芯核的并行测试，有效的降低了测试应用时间。基于扩展模式游程编码压缩方法进行研究，在编码过程中对模式中无关位赋不同的值会影响模式之间的相容性，而模式相容性的改变最终会影响编码的压缩效果。针对这一问题，本论文提出了一种低功耗模式重组技术，该技术首先将扫描链按模式长度划分成一组扫描切片，然后计算扫描切片对应的模式之间的相容性。根据得到的相容概率重新组合模式的次序，将相容概率高的模式临近排列。同时扫描切片根据模式的排列次序进行重组，并采用多扫描链结构。实验结果表明该方案能够有效的降低移位功耗并且保证了较高的测试数据压缩率。针对系统芯片SoC测试时间长的问题，本文探讨了多芯核并行测试方案。首先预处理芯核的测试集，并分析多个芯核测试集中测试向量之间的相容关系，将相容的向量合并得到一个合并测试集。测试应用时总线广播测试数据到各个被测芯核，在这个过程中利用本文设计的总线控制单元实现测试集的施加，从而实现了多核的并行测试。实验结果表明，本文提出的并行测试方案提高了数据压缩率，并能够有效的降低测试应用时间。