随着集成电路的发展,集成电路的规模越来越大,集成度越来越高,大规模集成电路的性能决定着电子设备的性能。目前,移动终端电子设备对于集成电路芯片的性能要求越来越严格,伴随着工艺制程的进步,漏电流的种类越来越多,漏功耗占电路总功耗的比重越来越大,因此高速低功耗集成电路芯片的设计已经成为集成电路行业发展的必然趋势。加法运算是在数字电子系统中最基本的算术逻辑运算,加法器是数字系统中最基本的逻辑运算单元,它常常应用于多位加法器的进位关键路径中,是影响电子设备性能的重要因素之一。本文列举了多种常用加法器,通过对串行进位加法器、线性进位选择加法器、超前进位加法器、曼彻斯特加法器等的研究,分析了其基本原理以及进位关键路径的逻辑翻转。本学位论文通过对传统的低功耗CMOS集成电路加法器进行认真研究,总结了传统加法器的优缺点,在此基础上,通过优化算法和改进电路拓扑结构,分别设计了新型4位超前进位加法器和新型4位栅压自举加法器。对电路图在SMIC130nm工艺、四种不同输入频率、不同负载条件下用HSPICE进行电路仿真,以速度、功耗、功耗延时积为性能指标,分别对电路进行综合对比和分析。仿真结果表明新型超前进位加法器的功耗延时积相比于串行进位加法器和传统超前进位加法器分别减小了70%-72%和64%-66%;新型栅压自举加法器的功耗延时积相比于其他类型的4位加法器减小了5%-45%。通过实验数据,进一步证明了新型超前进位加法器和新型栅压自举加法器的优良性能,为集成电路设计者提供了一个可靠的选择。