CAN被称为最有前途的总线之一,但是市面上存在的都是标准定制的CAN控制器芯片,因此从ASIC设计思想出发,基于FPGA设计定制功能的CAN控制器芯片,扩展其功能,是十分有意义的。本论文的重点是CAN通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计,实现其功能,并且能够在FPGA开发平台Quartus上通过仿真验证,证明其正确性论文从CAN控制器底层着手,首先分析领会CAN协议,其次比较分析现有的CAN控制器后,将CAN总线控制器分解成各个相互独立却又相互关联的功能模块,并且对各个功能模块的功能和原理深入的理解。再进一步阐述对各功能模块进行设计的思想及设计流程,进行RTL级的设计,并且进行仿真。仿真波形分析包括:第一,证明设计出的模块逻辑功能的正确性;第二,通过Quartus软件的自动综合,生成网表之后,仿真包含门延迟,所以可以证明设计的实际性。本次设计将CAN控制器分解成三大模块:设计寄存器逻辑模块,完成对数据,控制器状态以及处理器命令的存储和读写功能;设计验收滤波器模块,完成帧的标识符的校验,保证帧的标识符的匹配;设计位流处理器模块,完成控制发送缓冲器、接收FIFO和CAN总线之间的数据流,接收帧发送帧等功能。在设计每一模块之后,都通过了时钟周期为10ns的条件下的仿真验证,达到了设计要求,为未来将更多的定制功能同CAN控制器功能结合,融入进一块FPGA芯片铺下基础。