快速傅里叶变换(FFT)以其在信号处理中的地位而成为许多系统设计的一个常用模块，其中，基-4算法与其它基相比在运算次数和设计控制实现的复杂度两方面有最高的性价比。利用流水线结构的CORDIC算法来实现FFT的复乘运算具有高吞吐率和设计的规整性优点。 本文的主要研究内容就是如何用ASIC方式来实现基于CORDIC流水线结构的基-4FFT算法。 本文根据CORDIC基本旋转角度与缩放因子的对应关系和缩放因子之间的转换规律，利用逻辑电路产生缩放迭代所需的控制序列，使实现CORDIC的流水线级数减为16级，从而在减少面积的同时不影响其它性能。 本文根据方向相反的两个角度进行CORDIC基本旋转时只要对其加法器的控制序列取反的的特点，首先根据地址信号产生预处理(90°、180°、270°旋转)控制序列可把旋转因子对应的角度转换为-45°-45°的角度，然后再根据地址信号产生是否对加法器控制序列取反的控制信号，便可把旋转因子对应的角度转换为0°-45°的角度，因此在实现1024点FFT运算时，只需要在ROM中存储128个23位的控制序列的旋转因子，与直接把旋转因子的sin值和cos值存储相比(512个32位)可以节省82％的ROM存储空间。 本文设计了一个流水线结构的复加单元，使其协调复乘单元的流水线操作从而使整个蝶形单元可以实现流水线方式工作，也使设计的控制变得简单。 利用Modelsim对设计进行功能仿真，然后与Matlab的计算结果进行比较；利用逻辑综合软件Design Compiler(DC)根据所施加的约束在TSMC的0.13um工艺库的最坏情况下产生能工作在250M系统时钟频率的门级电路网表；利用后端设计软件Astro根据DC产生的网表和标准延时约束(SDC)文件，进行后端设计，然后用modelsim进行版图后仿真。版图后的Astro时序分析和Modelsim仿真表明该处理器可以达到220M时钟频率，达到设计要求。