正则表达式,因其具有强大而灵活的表达能力,故成为近年来串匹配的研究热点。很多基于协议识别的网络安全管理系统,如入侵检测,内容过滤,防火墙等已经越来越多的使用正则表达式来描述他们的规则。作为整个系统的核心,匹配引擎的设计好坏已然成为了影响系统性能的决定性因素。传统方式采用软件来实现正则表达式匹配,以串行的模式工作,这种方式吞吐率低,而且占用了大量的CPU资源,随着网络流量的日益增长,无法满足人们对网络安全的需求。因此,本文利用硬件实现的方式解决低吞吐率问题,结合FPGA的特点设计实现了基于FPGA的正则表达式匹配引擎。本文首先分析了正则表达式的特点及优势,然后讨论了它的两种可实现的自动状态机,针对NFA正则引擎详细设计了正则表达式各类元字符的映射电路,并在此基础上结合FPGA的自身结构进行优化设计,提出了可共享比较器的字符匹配模式。通过这种并行性的工作方式加上资源共享的设计,大大节约了逻辑资源,且提高了吞吐率。整体设计采用先进的层次化设计思想,规则库更新时,只需加载对应的上层模块即可,不用考虑底层模块的设计,考虑到FPGA可重复编程的能力,使得升级规则库变得简单易行。本文设计的正则引擎是一周期一匹配,在VIRTEX5系列FPGA上可达8.7Gbps的匹配性能。