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基于差分积分调制器的分数型锁相环频率综合器（Delta-Sigma Fractional-NPLL Frequency Synthesizer）在高性能无线通信系统中使用广泛。在诸如TD-LTE收发机的第四代移动通信系统当中，低噪声低功耗大带宽成为频率综合器最为重要的设计目标。本文采用SMIC130nm工艺，设计实现了一款TD-LTE收发机当中锁相环频率综合器的部分核心电路，包括电荷泵（Charge Pump，CP）、压控振荡器（VoltageControlled Oscillator，VCO）和多模分频器（Multi-Modulus Frequency Divider，MMD）。在锁相环经典理论的基础上，论文对环路的瞬态响应以及噪声特性进行了深入研究分析，之后阐述了电路的设计过程，并给出了版图和后仿结果。电荷泵采用电流转向结构，最大限度提高了电路的速度，并引入运放和开关对管抑制非理想效应。电荷泵输出电流变化范围从40uA到670uA可调，最小步进5uA，输出电流为40uA时，静态失配电流小于5nA，有利于减小参考杂散。压控振荡器采用了一种两级调谐结构，频率调谐范围达到56%，完全覆盖所需频段。振荡器增益KVCO保持在45MHz/V左右，提高了环路的稳定性。输出频率在5.6GHz时1MHz处的相位噪声达到122dBc/Hz，消耗电流3.5mA，符合系统对噪声的要求。多模分频器由7位除2除3单元级联构成，分频比为128~255，最坏情况下的工作频率从2GHz到8GHz，消耗电流9.5mA，实现了宽频带范围工作。