自1993年Turbo码提出以来,Turbo码以其接近Shannon限的性能激起了编码界研究Turbo码的热情。如今,尽管前人已经在编码参数设计、算法改进、性能仿真和实现等方面做了大量的工作,但Turbo码仍是当前信道编码领域研究的热点之一。　　本文以FPGA硬件实现Turbo编译码器为主要目标。在实现Turbo编译码器的基础上,用FPGA设计并实现了RS-Turbo级联码。　　本文实现的Turbo译码器,采用时分复用的思想,即用一块SISO模块完成Turbo译码器的迭代运算;用两块ROM存储器和一块RAM存储器完成外信息的存储、交织和解交织的功能。在计算前向度量和后向度量的过程中,本文借用DSP中指令流水线的思想,分别设计了前向度量和后向度量的计算模块。　　针对传统Turbo译码器的设计,本文提出一种改进的实现方案,该方案可减少一个帧长时钟周期的译码延时和节省一个解交织模块的硬件资源。　　本文利用RS译码器的检错结果,反馈控制RS-Turbo级联码译码器中Turbo译码器停止迭代译码,可以有效地减少不必要的迭代运算,提高译码效率。　　最后,编程设计相应的实验测试模块,用内部逻辑分析仪分别测试和统计Turbo码和RS-Turbo级联码的误码率和误帧率,给出相应的实验性能曲线图,比较和分析Turbo码和RS-Turbo级联码的性能。