随着SoC(System on Chip)上集成晶体管数目的急剧增加，制造过程引起的芯片故障也越来越多，因此为了保证产品的无缺陷，就必须对芯片进行检测，然而当IP核嵌入到SoC后，其输入输出端口失去了可测性和可观测性，所以提出了IP核可测性设计的概念。本文在对可测性设计技术和方法深入研究后，设计了一款可实现IP核扫描链插入与测试封装加载的软件。本文首先深入研究了可测性设计的意义和方法，确定全扫描测试方法为本文设计的辅助软件采用的可测性设计方法；然后本文基于IEEE1500标准为IP核添加测试封装壳；为了自动完成上述过程，本文以Perl语言为基础编程语言编写可测性设计辅助软件主体模块的程序，主体部分包括三大功能模块：EDIF网表分析模块、内部扫描链设计模块和测试封装壳加装模块，在三个模块的共同作用下实现IP核的可测性设计过程；利用C++语言为该辅助软件设计了良好的人机交互界面，通过界面操作完成各个模块的文件输入和用户设定信息的输入，最终，对三个模块进行分别运行，实现IP核扫描链插入与测试封装壳的加装。为了验证本文设计软件的功能，通过Quartus II与ModelSim联合仿真验证了可测性结构加载效果。仿真结果表明，加载可测性结构后，IP核能够达到扫描链的成功插入，并且各个测试指令的运行状态，与理论分析结果一致。说明本文设计的软件可以准确快捷地实现IP核的可测性设计，具有一定的实用价值。