随着集成电路规模的扩大及其应用的推广,迫切需要缩短设计时间,降低设计难度。高层次综合(HLS)系统就起着这样的作用。但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求,所以需针对给定的速度要求,对综合得到的时序电路进行速度优化,其中针对时序逻辑的重定时优化技术,便是一种重要的优化技术。重定时在保证功能不变的前提下,通过移动时序元件的位置和改变时序元件的个数来优化同步时序电路的速度、面积和功耗。 本文针对目前重定时算法的时间复杂度较大的弱点,对FEAS算法进行了改进,提高了算法的运行速度。接着根据实际电路中周期约束远远大于权重约束的情况,提出一种减少周期约束的算法,算法首先将路径分类,由不同路径来确定重定时值的取值区间。不断缩小其取值范围,最终确定其值。 本文实验以ISCAS89标准测试电路的EDIF网表为输入数据源,通过编写C程序对FEAS算法、改进的FEAS算法和基于路径分类的重定时算法进行对比,结果表明我们的算法能够快速完成同步时序电路的重定时变换。