在锁相环中由于鉴相器引入的噪声对电路的影响很大,为了提高参考频率的同时满足系统对信道间隔的要求,该文提出的电路采用了分数分频技术和3阶的∑/△电路,降低了量化噪声以满足要求.为了满足通讯系统在信道间切换时的快速性要求,该文的鉴相器采用的是计数器鉴相器,并对充电泵鉴相器和计数器鉴相器在快速性方面进行了比较分析.对于压控振荡器该文采用了易于集成,结构简单,对衬低噪声不敏感的单接地式环形振荡器.综上所述:对于数字锁相环的基本和重要的问题是要解决宽的锁定频率和小的锁定时间以及低的相位噪声,作者设计了一个满足要求但结构简单的数字锁相环频率合成器,基本思想及基本特点如下:1、采用新型的数字相位和频率检测技术.该技术采用的电路主要是计数器,加法器和∑/△电路.同传统充电泵鉴频鉴相器相比,可以有效减小锁定时间,进而可以减小信道间的切换时间.并且可以方便的选择锁频和锁相两种工作状态.2、采用分数分频技术.同整数分频器相比,该技术改变了参考频率、分频数和信道间隔之间的关系,可以在保证小的信道间隔的情况下,维持较高的参考频率,同时分频数的整数部分较小,并且可以采用双模块的分频器,降低分频器的复杂度,提高电路的工作速度.3、采用数字控制振荡器技术.同模拟滤波器组成的控制方式相比,采用的数字鉴频鉴相器和D/A转换器组合成的数字控制压控振荡器技术,从而取消了片上分离电容,有效减小片上集成电容,减小了工艺方面的难度和硅片面积,从而降低了成本.4、对参数的变化采用自动校正技术.该技术独具特色,具有创新性.为了提高环路控制精度和噪声等性能,该电路采用了最具特色的自动校正环节.该环节具有自动增益控制功能,可以根据参考频率,自动的计算出一个参考电流,使所要求的控制量正好在数字鉴频器输出量程的中间附近,自动校正结束后,进入进一步的调整.这样,可以保证环路增益只与参考频率有关,在高频时,带宽大,在低频时,带宽小.该性能对环路带宽、抖动和稳定性都有好处.5、该电路设计中采用低功耗设计方法.该电路的最大功耗只有3.2mW.在电路上,该文提出的频率合成器采用的典型电路有:计数器型的鉴相器、分数分频技术器、结构简单的环形振荡器、∑/△、并联D/A转换器等.该论文采用了数模混合自顶向下设计和自下向上的验证方法,可以在保持相对仿真精度的情况下极大的减少电路仿真时间和产品设计周期.在理论上进行了分析,完成了电路级的仿真和版图级的检查,最终形成拥有自主产权的软硬IP.工作在500MHz上的CMOS集成频率合成器IP在国内属于首次,该项目受到国家863计划的资金资助.