随着4G技术以及互联网技术的飞速发展,JCT-VC研究的高效视频编码HEVC逐渐成为主流技术,HEVC虽然提高了压缩效率,但是计算的复杂度大幅度增加,这对视频编码器的硬件效能提出了更高的要求。论文通过全面研究实现视频编码算法对指令传输的需求,完成了可编程可重构视频阵列处理器中指令传送网络的设计,提出的指令传送网络适合32×32(即1024)轻核处理元的指令传送,既支持单指令单数据流模式也支持单指令多数据流模式。使用Verilog HDL语言完成电路设计并进行仿真和验证,采用Xilinx的ISE 14.7(64-bit)工具对电路进行综合,在ZYNQ7z045ffg900-2FPGA开发板进行FPGA测试。同时,为了测试可编程可重构视频阵列处理器的性能,在该结构上并行实现了HEVC编码算法中的码率控制算法。码率控制就是研究如何在带宽和资源条件有限的情况下,还能保持编码的高质量。码率控制算法是视频编码中提高编码传输的质量的重要手段。本文通过详细分析TCTVC-K0103中提出的基于R-λ模型的码率控制算法,在可编程可重构视频阵列处理器上依次实现了算法中的分配比特、计算拉格朗日参数以及计算量化参数三个部分。其中,针对在计算量化参数时出现的超越函数计算的问题进行深入研究,选择坐标旋转数字的计算方法(Coordinate Rotation Digital Computer, CORDIC),并在可编程可重构阵列结构中进行了实现,完成了功能仿真和FPGA测试。最后,将码率控制算法在可编程可重构视频阵列处理器上的实现结果下载到ZYNQ7z045ffg900-2FPGA开发板上进行FPGA测试。实验结果证明,与同类研究相比,在可编程可重构视频阵列处理器上实现算法获得了良好的效率,而且在改进相应算法时,只需要改进相应的软件程序即可,提高了灵活性,在降低了二次研发开销的同时增加了市场应用的前景。