ΣΔADC是在最近几年逐渐兴起的一种模数转换器,其通过提高采样频率来提高转换精度的方法适应现在集成电路高速、高集成度的发展趋势,在高精度模数转换领域有着很高的优势。而数字滤波器是ΣΔADC中面积最大的模块,一般占用ΣΔADC整体80%以上的面积,如何在实际需求下降低其面积从而减少成本就很有意义去研究。本文深入分析了ΣΔADC原理及噪声来源,特别分析了ΣΔADC中滤波器的构成,提出了单级梳状滤波器的结构,大大减小了滤波器的面积;更大地提高了采样频率及调制器阶数,使得系统精度得以保持;而针对单级梳状滤波器的带内衰减严重的问题,提出可变降采样率的结构,对不同的输入频率区别对待。本文通过Matlab建模仿真,验证了这一结构的合理性,当输入频率在通带频率的一半左右的时候,系统的信噪比没有明显降低,当输入频率靠近频带边缘的极限状态时,调整降采样率,精度仅下降1.5bit左右;最后,通过ASIC流程,对滤波器代码综合,布局布线,在0.25μm工艺下,滤波器实际占用面积约0.01平方毫米,占ΣΔADC总体面积的50%左右,面积得到很好的控制。本文所研究的结果为低成本、高精度ΣΔADC的滤波器设计提供了参考。