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随着半导体工艺的不断提高，晶体管尺寸按比例不断缩小，数字电路的速度越来越快，而且越来越多的模拟功能可以在数字信号处理系统（DSP）中实现，出现了模拟技术数字化、信号处理由模拟领域转移到数字领域的趋势。这样，随着数字信号处理系统的速度和处理能力不断提高，整个系统的性能往往受限于模数转换器（ADC），模数转换器成为系统设计的重要瓶颈。模数转换器的速度需要随着数字信号处理系统速度的提高而相应提高，因此，高速模数转换器的应用范围越来越广，在无线通讯和网络通信、液晶显示、数字电视、硬盘驱动器等方面都有着重要的应用。
与此同时，系统集成（SOC）是IC设计的发展趋势，随着集成规模的扩大，建立IP库可以有效提高系统芯片设计效率、缩短设计周期和提高芯片性能。嵌入式ADC作为一个重要的IP核，它的低功耗设计已成为系统设计的重要内容。而且，由于靠电池供电的便携式设备日益普及，这也要求模数转换器在达到速度要求的前提下，芯片应消耗尽可能小的功耗。因此，研究高速低功耗的模数转换器具有重要的研究意义和应用背景。本文主要研究高速结构中的折叠插值型ADC，本文主要的创新点有：
（1）提出一种含有混合平均的分布式采样电路，并基于此采用0.5um工艺设计了一个8位的折叠插值型ADC，测试结果表明：该ADC的微分非线性误差和积分非线性误差分别为0.6LSB/-0.8LSB和0.9LSB/-1.2LSB。在1MHz的输入信号下，测出的信号与噪声加失真比为43.4dB，无杂散动态范围为52.5dB。在5V电源电压下，当采样率为125MHz时，整个电路的功耗为138mW，面积为2mm×1.5mm。
（2）提出一种含有失调消除的分布式采样电路，并基于此采用0.18um工艺设计了一个9位的流水线折叠型ADC，仿真得到：该ADC的微分非线性误差和积分非线性误差分别为0.3LSB/-0.3LSB和0.4LSB/-0.4LSB。在5MHz的输入信号下，测出的信号与噪声加失真比为53.1dB，无杂散动态范围为63.2dB。在1.8V电源电压下，当采样率为200MHz时，整个电路的功耗为68mW。
（3）提出一种全折叠的架构，折叠不仅应用在细转换模块中，还用在粗转换模块和同步校正模块中，用以减小粗转换模块和同步校正模块中比较器的数目，进一步降低功耗。
（4）提出一种新型的高速低功耗的编码器，和传统的ROM编码器相比，它的功耗延迟积降低了约56％，且更适用于较高位数的折叠插值型ADC。
（5）提出了一种改进型的低功耗的折叠器，和传统的相加折叠结构的折叠器相比，相同折叠率下，该折叠器所使用的电流源数目最多是传统折叠器的2/9，使得折叠器的功耗大大降低。而且，该折叠器输出节点处的晶体管个数也大大减少，相同折叠率下，折叠器输出节点处的晶体管个数最多是传统折叠器的4/9，这使得输出节点处的寄生电容大大减少，从而有利于提高折叠器的速度和改善折叠器的动态性能。