【摘 要】
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为了减少功耗,现代处理器往往会在计算负荷较小时降低工作电压。然而当工作电压持续降低到近阈值附近时,静态随机存储器（Static Random Access Memory,SRAM）的性能会由于工艺波动、电压和温度（Process Voltage Temperature,PVT）的影响而严重下降。这使得以SRAM为主体的Cache性能也因此下降,进而影响处理器的性能。因此宽电压Cache迫切需要解决
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为了减少功耗,现代处理器往往会在计算负荷较小时降低工作电压。然而当工作电压持续降低到近阈值附近时,静态随机存储器（Static Random Access Memory,SRAM）的性能会由于工艺波动、电压和温度（Process Voltage Temperature,PVT）的影响而严重下降。这使得以SRAM为主体的Cache性能也因此下降,进而影响处理器的性能。因此宽电压Cache迫切需要解决低电压下SRAM性能恶化的问题。为了提高宽电压Cache在低电压下的性能,本文将时序推测技术应用到Cache设计中。针对前期时序推测方案中时序参数的设置缺乏理论指导的问题,本文建立了时序推测型SRAM的性能模型。性能模型的分析结果显示,不同的工作条件下时序推测型SRAM具有不同的最佳工作频率。基于模型的分析结果,本文设计了PVT自适应Cache。该Cache模块能根据实际工作时的PVT状态自适应地调整系统的时钟频率,以达到最优的性能。本文将所设计的PVT自适应的宽电压Cache集成到了PULP SOC平台中,包括新增加的数据Cache模块,并通过仿真验证了Cache系统的功能正确性。本文设计的PVT自适应Cache与PULP SOC中的原生Cache都基于TSMC 28nm工艺库进行综合。通过对综合后的网表进行分析,在0.5V 25℃的工作条件下,本文设计的4kB指令Cache相比PULP原生的4kB指令Cache,面积降低了88%,单次访问的能耗降低了41%,而命中延迟下降了20%。
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