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随着半导体工艺尺寸的不断缩小，集成电路设计规模越来越大，芯片的测试变得越来越困难，测试的成本也在不断增加。为了减小芯片的测试难度，提高芯片测试质量，降低测试成本，并缩短产品的上市时间，IC研究与工业界已认识到必须在集成电路的设计阶段就加入可测试性设计(Design For Testability，DFT)以提高芯片的可测试性。
本文结合曙光5000交换芯片的结构特点与DFT测试需求，采用先进的结构化DFT设计理论与技术，为该芯片制定出了一套完整的DFT结构设计和测试向量自动生成(AIPG)方案。通过对芯片样片的实际测试表明，芯片内所设计的各种DFT测试结构均可正确工作，筛选出的ASIC芯片已能通过功能测试，从而证明了该DFT设计方案的正确性和有效性。
曙光5000交换芯片的DFT设计具有如下特点：
1.支持多模式的DFT测试，包括扫描测试、压缩扫描测试、分布式实速(At-speed)存储器内建自测试(MBIST)等测试模式；
2.支持基于JTAG的DFT测试，可实现不依赖ATE设备的复杂ASIC测试；
3.固定型故障(Stuck-at Fault)覆盖率达96.46％，桥接故障(Bridging Fault)覆盖率达95.03％，存储器常见故障的覆盖率达100％；
4.支持跨时钟域(CDC)的测试；
5.配备了完整的测试向量自动生成(ATPG)与验证方案。
本文还结合该芯片的结构特点，分析了覆盖率丢失原因，深入研究了提高故障覆盖率的方法，进一步将固定型故障覆盖率提高至99.38％；用80/20的工程原则对测试向量进行了筛选，提取出了一个精简测试向量集，在保证83％故障覆盖率的前提下，使测试向量的验证时间压缩了12倍，大大缩减了芯片的DFT验证时间。
在芯片流片后，为了能够检测时延故障，本文继续对DFT设计做了改进。实现了At-speed扫描测试，完成了时延故障的ATPG，为今后复杂ASIC与SoC芯片测试提供了更完善的DFT设计方案。