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随着通信技术以及数字信号处理技术的飞速发展,作为模拟信号与数字信号界面的模数转换器(ADC)得到越来越广泛的应用。而流水线结构ADC因其高分辨率、高精度以及在速度与功耗之间良好的折中而倍受青睐。本文对33Msample/s 1.5bit/stage 10位流水线结构ADC进行了设计与分析。本文首先对几种典型结构ADC的性能进行了分析比较,从比较结果可以看出流水线结构ADC适合于几Msps到100Msps采样速率,其复杂性随分辨率的增加只是线性(而不是指数)增加,具有高速、高精度、低功耗的特点,适用于各种场合,特别是数字通讯领域。为了设计一个10位、33Msample/s的高速、高精度的ADC,流水线结构是一个最佳的选择。同时,对流水线结构ADC功耗与速度进行了折中分析,为了实现低功耗,采用了分辨率为每级1.5位的流水线结构。在传统的1.5bit/stage流水线结构ADC的基础上,对系统结构进行了优化改进。改进后的系统前九级都采用相同的单元结构,使得设计更加模块化,而第十级仅需要一个精度要求不高的比较器,却可以对第九级进行数字校正。大大降低了电路设计的复杂度,节省了设计时间。对几种系统误差进行了模拟分析。流水线结构ADC的系统误差主要是:增益误差、子ADC误差和子DAC误差。本文分析了这些误差产生的原因,并在Matlab/simulink仿真环境下对其进行了模拟,从而可以直观的看出这些误差对系统性能的影响。提出并分析了两种误差校正技术:增益误差校正技术和比较器误差校正技术,并把这两种校正技术从系统级应用到1.5bit/stage流水线结构ADC上,在Matlab/simulink仿真环境下进行了仿真测试,可以看出这两种技术可以很好的消除相应的误差。设计了部分关键单元电路:子ADC、子DAC以及数字校正电路。采用了0.5umCMOS工艺,并在Pspice环境下对其进行了仿真,仿真结果表明,这些单元电路可以很好的满足系统的要求。