无线传感器网络(Wireless Sensor Network,WSN)能够广泛应用于军事、环境监测和预报、智能家居、安全监测等领域。高级加密标准AES(Advanced Encryption Standard)作为认证和加密的算法在无线传感器网络中被广泛采用,而AES协处理器作为传感器系统的一部分,对芯片的面积、功耗等方面有较高的要求;另一方面,传感器节点的开放性和无人值守的特性使其容易受到各种物理攻击。因此,应用于无线传感器网络的AES协处理器要求低代价的电路结构,并具备良好的抗物理攻击特性。本文在分析了无线传感器网络的安全机制的前提下,进行了AES协处理器电路的小面积、高安全性设计。文中详细讨论了AES中不同S盒的硬件实现方法,采用了4个S盒的精简结构代替了传统的20个S盒,大大减小了芯片面积;并在此基础上,提出了一种新的抗功耗分析的AES硬件电路。这种电路结构在AES的字节置换单元采用异构的S盒代替传统的同构S盒,并用输入的明文编码进行随机选择。此方法可以有效的消除字节置换单元功耗和输入信号之间的相关性,从而提高了攻击的壁垒,有效增加AES协处理器的安全性。本文采用自顶向下(TOP-DOWN)的设计方法,用Verilog HDL实现了AES协处理器的前端设计流程,使用EDA工具进行了逻辑仿真和综合,并进行了CPA攻击实验。仿真和实验结果表明,该AES协处理器的设计满足小面积、高安全性的要求。