随着移动终端与硬件算力需求的不断扩大,采用资源丰富而且开发周期短的嵌入式SoC成为了硬件设计的发展方向,与此同时,多核异构、单核升频等技术的推广和应用也对系统总线频率、延迟等一系列指标提出了很高的要求。RapidIO总线作为一种引脚少、频率高、延迟低的互连技术有效解决了以上问题,而如何高效地验证和集成RapidIO成为了系统互连的关键。目前设计中使用的IP功能复杂度越来越高,特性也越来越多,采取合适的验证方法,合理提炼验证的IP功能点并分类显得尤为重要。然而一般第三方供应商并不提供针对RapidIO独立的验证环境,包括完整的测试用例、分析器和硬件仿真模型,因此在以往的技术上深入研究可以减少二次开发的成本消耗并且提高验证效率。本论文基于上述背景进行研究,在分析总线协议的基础上提出并设计了一种基于通信SoC的RapidIO验证平台方案,该验证方案可有效提高RapidIO验证效率,缩短验证时间,其层次化的结构保证了验证平台具有一定的复用性、可维护性和可读性。论文首先具体地分析了RapidIO的基本传输协议、端口、功能模块的划分、操作类型以及包格式。AMBA总线的信号与操作状态。研究了常见的几种验证方法,包括本论文中采用的仿真验证方法。基于验证平台的设计方案,策划完备的软硬件仿真测试项,包括寄存器与接收发送双向的IO逻辑与消息传输功能验证,合理的覆盖了RapidIO的功能点,提高了验证的准确度和效率。其次搭建完整仿真验证环境和FPGA验证环境,包括SoC芯片处理单元、互联总线、以及存储单元的选择,外围编写总线功能模型和数据监测分析模块。完成RapidIO验证平台的搭建工作后,选择主节点RapidIO挂接在总线上,采用片内处理单元发出操作的方式,通过ARM总线接口输入测试激励,从节点RapidIO采用外围总线模型作为输入激励,以验证RapidIO作为从节点接收各种操作的正确性。FPGA验证环境中选择合适的板卡,替换片内RAM和高速接口,在主机板上综合实现后通过高速连接线连接子板,通过Debug工具在真实的物理环境中定位问题。该方案设计的验证环境和功能模型具有一定的复用性,与以往采用镜像RapidIO的验证方法相比,灵活度更高,可配置性更好。最后在NcVerilog、CCS、DS-5等EDA工具中协同验证某款RapidIO维护操作、存储读写操作、消息操作、基本的链路训练以及不同速率下的传输性能。通过验证分析,SoC、BFM模型与其他外围单元协作正常覆盖在验RapidIO的功能点,监控模块可以正常工作和处理操作信息。结果表明验证平台可靠,验证功能覆盖率达到100%,已完成验证的RapidIO IP功能正常。