随着超大规模集成电路设计进入深亚微米阶段，以功能组装为主的SoC(SystemonChip)设计方法正逐步取代以功能设计为主的传统设计方法，成为设计的主流。目前，SoC设计方法的核心是IP(IntellectualProperty)复用技术，其中最为成熟的是基于IP硬核的SoC设计方法和流程。 本文课题的主要研究方向是SoCIP硬核的复用技术。文中通过分析比较后端设计中扁平流程和层次化流程各自的优缺点，建立了基于IP硬核的SoC后端设计流程。同时提出真正实现该流程的一个关键前提是IP硬核库的建设，由此引出了全文的重点即IP硬核设计流程，而IP硬核设计流程的关键步骤则是四类库模型——时序模型、物理模型、功能模型和测试模型的建立。文中在分析这四类模型建模理论和方法的基础上，以全定制的IP硬核设计流程为例，以一个32位嵌入式RISC处理器芯片版图为对象，提出了时序建模和物理建模的具体实施方案，并进行了部分方案的实践和验证，同时还对该处理器进行了性能评估。本文最后还应用所建立的模型对基于IP硬核的SoC后端设计流程进行了尝试，验证了该流程的可行性。 本文建立了IP硬核设计流程和基于IP硬核的SoC后端设计流程，重点给出了32位嵌入式RISC处理器时序建模和物理建模的具体方案，并论证了部分方案的可行性，最后我们还对基于IP硬核的SoC后端设计流程的可行性进行了验证。