极化码凭借其能达到信道容量的独特优势,被研究者广泛关注,成为近年来信道编码领域的热点。相比于其他编码方案,极化码有两个主要缺陷,一是在中短码长下,会出现由于极化不充分导致的性能损失;二是常用于极化码译码的串行抵消列表（Successive Cancelation List,SCL）译码算法是串行译码,当码长较长时,译码时延很高,不利于硬件实现,而可以并行执行的置信传播（Belief Propagation,BP）译码算法的性能又不如SCL译码算法。这两个缺陷阻碍了极化码的应用进程,因此必须提出新的译码方案进行改善。本文研究了一种基于低密度奇偶校验（Low-Density Parity Check,LDPC）码的级联极化码方案,该方案通过对传输在中等信道的信息比特进行额外的LDPC编码来提升极化码的译码性能。本文从软件仿真和硬件实现两方面对该级联方案进行了详细研究,主要工作内容如下:（1）通过巴氏参数大小将极化子信道分为好信道,中等信道和坏信道三类,研究了不同码长极化码中这三类信道的分布规律,发现在中短码长下,由于极化不够充分,中等信道所占比例较高,那么当码率较大时,会有部分信息比特在中等信道中传输,造成性能上的损失。针对这一问题,提出如果通过编码对这些信息比特进行额外保护就可以获得性能的提升,并给出了用这个思路构造的基于LDPC码的级联极化码方案。（2）对级联码的联合因子图译码算法的性能进行了详细研究。首先分析了两个可能会影响译码性能的因素,一是通过何种方式进行提前终止迭代,二是进行级联译码时LDPC码的译码迭代次数。在考虑了平均迭代次数,译码性能等因素后,发现只使用生成矩阵校验实现提前终止迭代以及只进行一次LDPC码的译码是较为合理的。之后对比了不同码长和码率下,级联译码算法和极化码BP译码算法的性能差异,发现当参数选取合适时,级联译码算法有0.2～0.3d B的误块率（Block Error Rate,BLER）增益。同时还发现在有些参数下级联译码算法的性能会下降,甚至不如相同条件下的BP译码算法,并从码率损失和选取的信道可靠性降低两个方面解释了这一现象。最后探讨了参与级联的LDPC码的码长对级联译码算法性能的影响。（3）分析了LDPC码译码器的串行和并行两种硬件架构,在考虑了可拓展性和资源消耗两方面因素后选择了串行架构,并以此设计了LDPC码的最小和算法译码器。设计了低时延高吞吐率的全并行极化码BP算法译码器,同时为了减少寄存器资源的消耗,使用随机存取存储器（Random Access Memory,RAM）来存储矩阵数据。通过时序仿真图和硬件结构图对两个译码器的各个模块进行了详细的说明。（4）以LDPC码和极化码的译码器为基础,给出了LDPC-Polar级联译码器的整体设计架构,在Vivado软件上通过时序仿真对译码器的功能进行了验证,在Xilinx公司的xc7z030fbv484-1开发板上对设计的译码器进行了逻辑综合,分析了硬件资源的使用情况。