集成电路日新月异的发展,使得尺寸越来越小,工艺越来越先进,作为电子系统内部的核心,集成电路应用也越发广阔。但随着栅长的缩短,击穿电压的下降,与此同时外部电磁环境的越发错综复杂,纳米集成电路相比原先的大尺寸器件更容易吸收外界的电磁脉冲干扰,造成内部电子系统的功能错误,甚至发生元器件的损坏。因此,研究纳米集成电路在强电磁脉冲环境下的敏感区域和损伤机理具有十分重要的意义。本文首先阐述了强电磁脉冲的研究背景和意义,以及目前强电磁脉冲研究的国内外现状,然后对强电磁脉冲令器件失效的物理机理进行了理论分析。而后,在Sentaurus TCAD中建立器件模型,并对建立的二维MOSFET器件模型仿真注入强电磁脉冲,包括EMP和HPM两种常见的强电磁脉冲,对其进行对比分析。通过观察器件内部电场电流和温度分布情况,找到在强电磁脉冲环境下器件内部的敏感位置并对内部机理进行深入分析。仿真结果表明:漏极注入EMP信号时,电场强度峰值处于MOS管漏衬PN结处附近,同时沟道处的电流密度较为密集。综上,故漏衬pn结处由于大电场和强电流的作用下,温度迅速升高最终导致烧毁。而在HPM环境中,随着信号周期的变化,电场强度峰值会轮流出现在漏衬pn结处和源衬pn结处,电流密度的峰值也集中在沟道处,但正半周期的电场强度和电流密度峰值明显大于负半周期。所以器件的烧毁是因为,随着信号周期性变动,热量周期性产生,而产热明显大于散热,造成升温,而正半周期产生热量明显大于负半周期,最终使得在漏衬pn结处发生烧毁。在有了理论基础之后,本文对纳米集成电路在强电磁环境下进行了可靠性试验评估。本文采用了ST的一款90nm工艺的MCU,对其进行了EMP注入试验和HPM辐照试验。注入试验的结果显示,电压逐渐增大时,集成电路首先发生软失效,然后在电压达到损毁阈值时器件发生不可恢复的损毁。同时,在大多数情况下,正向电压注入损毁阈值高于负向电压注入。辐照试验由于器材的限制,场强只能达到100多V/m,集成电路在试验过程中未发生失效。本文深入研究了MOS器件在强电磁脉冲作用下的敏感区域和失效机理,为之后深入的研究包括防护和加固技术提供了理论和试验的参考。同时,创新性地针对系统级芯片搭建测试电路和测试环境,进行了纳米集成电路在强电磁环境下的可靠性试验并得出了一定结论,为之后更深入地进行强电磁脉冲注入和辐照试验提供了参考价值。